computer_knowledge_notes/Languages/Verilog/编译预处理.md

`accelerate,`autoexpand_vectornets,`celldefine,`default_nettype,
`endcelldefine,`endprotect,`endprotected,`expand_vectornets,
`noaccelerate,`noexpand_vectornets , `noremove_gatenames , `noremove_netnames ,
`nounconnected_drive , `protect , `protecte , `remove_gatenames , `remove_netnames ,
`reset,`unconnected_drive

宏定义

`define	// 用一个指定的标识符(即名字)来代表一个字符串

文件包含

`include	// 将另外的文件包含到本文件之中

timescale

`timescale	//用来说明跟在该命令后的模块的时间单位和时间精度。

条件编译

`ifdef 宏名
  程序段1
`else
  程序段2
`endif