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#### 模块的结构
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```verilog
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/* 端口定义 */
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module 模块名(端口名);
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/* I/O说明 */
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input 端口名; // 输入口
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output 端口名; // 输出口
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/* 内部信号说明 */
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reg [width-1:0] 变量;
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wire [width-1:0] 变量;
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/* 功能定义 */
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assign 方程式; // 方法一，用assign声明逻辑
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and and_inst(q,a,b); // 方法二，用实例元件创建逻辑
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always @(posedge clr); // 方法三，用always块
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begin
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if(clr) q<=0;
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else if(en) q<=d;
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end
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endmodule
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```
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