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#### 简介
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sodor实现了若干riscv核，它们都实现了RV32b的2.0版本，都不支持虚拟内存，只实现了m-mode的priv 1.10版本。它们使用的verilog文件是用chisel3生成的，它与C++一起生成和运行Sodor仿真器。
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| 流水 | | |
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| 1级 | ISA模拟器 | |
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| 2级 | 演示流水 | |
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| 3级 | 使用连续内存 | |
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| 5级 | 可以在完全绕过和完全互锁之间切换 | |
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| 5级 | 基于micro-coded实现 | |
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#### 运行
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##### 编译模拟器
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git clone https://github.com/ucb-bar/riscv-sodor.git
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cd riscv-sodor
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git submodule update --init --recursive
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#### 参考资料
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[Learning journey](https://github.com/librecores/riscv-sodor/wiki/Learning-journey) |