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1. 介绍
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Chisel只是一些专门的**类定义**，预定义的**对象**，和对Scala**使用约定**的集合。所以，写Chisel程序实际上就是用Scala语言描述硬件。
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Chisel生成的是可综合的Verilog代码。Chisel也可以生成一个用C++实现的快速的、周期精确的RTL模拟器。
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Verilog和VHDL是作为硬件**模拟**语言而开发的，之后它们才成为硬件**综合**的基础。它们的大部分语义并不适合硬件综合，事实上大部分是不可综合的。而Chisel描述的直接就是可综合的电路，而且它更接近于Verilog这样低层次的硬件描述语言，而不是高层的综合系统。
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2. 硬件表达
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本版本只支持二进制逻辑，不支持三态信号。
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3. 数据类型
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- Bits:比特的原始组合
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- Sint:有符号整数
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- Uint:无符号整数
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- Bool:布尔值
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- Bundles:带有命名域的值的组合，类似于C语言里的结构体
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- Vecs:值的可索引的组合
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4. 组合电路
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Chisel里的电路是结点组成的图。每个结点都是**硬件操作符**，由零或多个输入驱动一个输出。
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- &：按位与
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- |：按位或
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- ~：按位非
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简单表达式可以直接转换为电路树，在叶子和操作符上形成内部结点。表达式的最终输出是从树根上的操作符提取出来的。
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- val:用来命名值不会再变化的变量
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Chisel也支持**电线**作为结点，可用来赋值或连接到其它结点。
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- Wire:电线
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5. 内置操作符
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- 按位操作符：~， &， `(overflow)，^
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- 按位归约：andR, orR, xorR
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- 相等比较：===, =/=
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- 移位：<<, >>
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- 位域操作：x(), Fill(), Cat()
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- 逻辑运算：! && ` Mux()
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- 算术运算：+ +% +& - -% -& * / %
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- 算术比较：> >= < <=
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6. 功能抽象
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我们可以定义函数来提取出重复的逻辑，在一个设计里重复使用。
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- 定义函数：def
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7. Bundles和Vecs
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Bundles和Vecs是使用户可以扩展数据类型的类。Bundle相当于C语言里的结构体，Vec相当于数组。
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8. 端口
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端口是硬件组件之间的接口。基本端口Input和Output可以合成更复杂的端口。
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9. 模块
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Chisel的模块非常类似于在生成的电路中定义层次结构的Verilog模块。
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用户定义的模块被定义为如下的类：
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- 继承自Module
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- 包含封装在模块IO方法的接口
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- 存储在一个名为io的端口字段中
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- 在其构造函数中连接子电路
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10. 黑箱
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Chisel的黑盒用来表示外部定义的模块。
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11. 状态元素
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最简单的状态元素是正边沿触发寄存器，可表示如下：
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`val reg = RgeNext(in)`
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此电路的输出是延迟一个时钟周期后输入信号in的复制。
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计数器是重要的时序电路。
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12. 内存
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- ROM
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用户可通过Vec定义只读内存
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- MEM
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- Masks
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13. 接口与bulk连接
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- 端口：子类与嵌套
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- Bundle Vectors
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- Bulk Connections
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14. 功能模块创建
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15. Mux与输入选择
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- Mux：2-输入选择器
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- MuxCase：多路选择器
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- MuxLookup：可索引多路复用器
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- Mux1H：接收一系列选择器和值，返回与被设置的选择器相关联的值。
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16. 多态与参数化
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此部分是高级的，可在第一次阅读时跳过。
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17. 多时钟域
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18. 注解：扩展Chisel和Firrtl
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使用import引用我们需要的组件。
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Write a transform
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创建一个注解工厂
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创建一个注解器
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使用注解器
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19. 运行时发生了什么？
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执行模式
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运行用scala写的chisel代码
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执行模式的层次
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执行模式代码
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所有的选项
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20. Chisel3 vs Chisel2
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21. 致谢 |